AI向け半導体チップレット開発の最前線

受講申し込みは、10月18日（月）午前0時で締め切らせていただきます。

セミナー紹介

　AI（人工知能）が人間の能力を超えるという2045年の技術的特異点に向かって、AIチップの性能も急速に向上している。その性能要求は3.5カ月で2倍、2年間では100倍になるともいわれている。ところが、半導体プロセス技術は、この性能要求に全く追いついていない。EUV（Extreme Ultraviolet）リソグラフィの導入で、2030年までに現在の7～5nm世代から1.5～1.0nm世代へ微細化が進み、一層の高性能化と高密度化が実現する。International Roadmap for Devices and Systems（IRDS）のロードマップによれば、同一チップ面積におけるコア数は約8倍に増加し、各コアの性能向上は約4倍となる。つまり、チップ面積当たりでは、10年間で約32倍の性能向上につながる。しかし、これだけでは2年で100倍というAIチップの高い性能要求には到底足りないのである。

　このAIチップの性能要求を満たすためには、チップ面積を大きくし、コア数を増加させる必要がある。ところが、チップ面積の増加は製造歩留まりを低下させ、コストアップを引き起こす。そこで、歩留まりを低下させないサイズの複数のチップをパッケージレベルで集積させることでコア数を実現する「チップレットパッケージ」が大きな潮流となっている。チップレット構造が標準となることで、今後はチップレット化されたパッケージ間の接続や複数パッケージ搭載のカード・マザーボードのスケーラブルな拡張が必要になっていく。こうした流れで、マザーボードの信号伝送限界を超えるシリコンフォトニクスによるパッケージ間の光接続も現実化しつつある。

　本講演では、上記のながれについて各社の現状、市場の状況などを解説するとともに、今後の技術的要件についてできるだけ具体的に解説する。国家レベルで基幹技術として見直されている半導体技術の今後について、講師の私見を含めて検討していきたい。

開催概要

講師紹介

プログラム （10:00～17:00）